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嵌入式培訓(xùn)

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            SOC/ASIC設(shè)計(jì)培訓(xùn)班
   入學(xué)要求

        學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識(shí):
        ◆ 有數(shù)字電路設(shè)計(jì)和硬件描述語言的基礎(chǔ)或自學(xué)過相關(guān)課程。

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       堅(jiān)持小班授課,為保證培訓(xùn)效果,增加互動(dòng)環(huán)節(jié),每期人數(shù)限3到5人。
   上課時(shí)間和地點(diǎn)
上課地點(diǎn):【上!浚和瑵(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】:電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】:北京中山/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領(lǐng)館區(qū)1號(hào)(中和大道) 【沈陽分部】:沈陽理工大學(xué)/六宅臻品 【鄭州分部】:鄭州大學(xué)/錦華大廈 【石家莊分部】:河北科技大學(xué)/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協(xié)同大廈
近開課時(shí)間(周末班/連續(xù)班/晚班)
SOC/ASIC設(shè)計(jì)培訓(xùn)班:2026年1月26日..課程再次升級(jí)....學(xué)用相長(zhǎng),注重實(shí)踐....以質(zhì)量求發(fā)展....合作共贏....實(shí)用實(shí)戰(zhàn).....直播、現(xiàn)場(chǎng)培訓(xùn)皆可....用心服務(wù)..........--即將開課--...............................(歡迎您垂詢,視教育質(zhì)量為生命!)
   實(shí)驗(yàn)設(shè)備
     ☆資深工程師授課

        
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   新優(yōu)惠
       ◆在讀學(xué)生憑學(xué)生證,可優(yōu)惠500元。
   質(zhì)量保障

        1、培訓(xùn)過程中,如有部分內(nèi)容理解不透或消化不好,可免費(fèi)在以后培訓(xùn)班中重聽;
        2、課程完成后,授課老師留給學(xué)員手機(jī)和Email,保障培訓(xùn)效果,免費(fèi)提供半年的技術(shù)支持。
        3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。

              SOC/ASIC設(shè)計(jì)培訓(xùn)班

 

第一階段 ASIC設(shè)計(jì)

1) 邏輯設(shè)計(jì)理論/ Verilog/ VHDL語言

2) 數(shù)字電路驗(yàn)證(verification平臺(tái)建立/功能測(cè)試

3) 設(shè)計(jì)綜合(synthesys)與掃描鏈測(cè)試(DFT)

4) 靜態(tài)時(shí)序分(STA)

5) 數(shù)字電路前端設(shè)計(jì)實(shí)戰(zhàn)(有兩個(gè)實(shí)際芯片項(xiàng)目)

理論學(xué)習(xí)之外,以實(shí)際項(xiàng)目讓學(xué)員接觸設(shè)計(jì),為此提供完整的免費(fèi)的EDA軟件安裝服務(wù),并有實(shí)際芯片案例,導(dǎo)師指導(dǎo)全程設(shè)計(jì)。

數(shù)字設(shè)計(jì)的理論部分具體內(nèi)容如下:

一 邏輯設(shè)計(jì)理論/ Verilog/ VHDL語言
1 ) HDL 語言簡(jiǎn)介
Verilog 語言的產(chǎn)生發(fā)展 優(yōu)勢(shì)和特點(diǎn)
編譯仿真的原理
Verilog/VHDL 語言各自現(xiàn)狀及應(yīng)用
2)verilog語法 (或者 VHDL語法 )
模塊 時(shí)延的概念與應(yīng)用
運(yùn)算符及優(yōu)先級(jí)
賦值的類型與適用
條件語句 循環(huán)語句
Initial always task function 說明語句及使用
行為級(jí)建模和可綜合設(shè)計(jì)
3)數(shù)字系統(tǒng)設(shè)計(jì)
數(shù)據(jù)流的設(shè)計(jì)/控制 時(shí)序設(shè)計(jì)
狀態(tài)機(jī)設(shè)計(jì)

二 verification平臺(tái)建立/功能測(cè)試
1) 驗(yàn)證環(huán)節(jié)在ic設(shè)計(jì)流程中的位置,
2) RTL/網(wǎng)表/FPGA/testchip 的驗(yàn)證階段
3) 驗(yàn)證計(jì)劃
4) verification 的方法學(xué) 種類和適用設(shè)計(jì)
5)  RTL verification testbench setup 激勵(lì)文件生成 
6)  RTL語言和高級(jí)語言的混合驗(yàn)證平臺(tái)建立
7)  數(shù);旌显O(shè)計(jì)驗(yàn)證方法學(xué)

三 設(shè)計(jì)綜合(synthesys)與掃描鏈測(cè)試(DFT)
1)綜合
綜合的概念 
綜合庫與工具介紹 
綜合的過程 
約束/工作環(huán)境的設(shè)立 
反標(biāo)文件產(chǎn)生
優(yōu)化設(shè)計(jì)
2)DFT
DFT 概念
scan chain/ BSD/BIST 概念與設(shè)計(jì)方法
DFT 的測(cè)試原理/測(cè)試方法( D算法 向量產(chǎn)生與仿真)
BSD 基本單元和JTAG測(cè)試 

 
四 靜態(tài)時(shí)序分(STA)

1)靜態(tài)時(shí)序分析概念
2)數(shù)據(jù)延遲 setup /hold 的分析
3)時(shí)鐘結(jié)構(gòu) 跨時(shí)鐘/多時(shí)鐘條件 
4)端口約束/工作環(huán)境設(shè)定
5)工作條件/工藝條件 對(duì)延遲的影響
6)關(guān)鍵路徑與設(shè)計(jì)優(yōu)化 
7)報(bào)告分析 

五 實(shí)踐項(xiàng)目部分
項(xiàng)目一: RTL coding
中斷管理狀態(tài)機(jī)設(shè)計(jì)
驗(yàn)證平臺(tái)設(shè)計(jì)和使用
測(cè)試向量設(shè)計(jì)
驗(yàn)證工具的使用
debug 調(diào)試
項(xiàng)目二: 基礎(chǔ)通信協(xié)議
方案設(shè)計(jì)
RTL coding
通信算法的運(yùn)用
CPU控制
FIFO設(shè)計(jì)與實(shí)現(xiàn)
驗(yàn)證平臺(tái)設(shè)計(jì)和使用
測(cè)試向量設(shè)計(jì)
驗(yàn)證工具的使用
debug 調(diào)試
電路綜合和DFT
靜態(tài)時(shí)序分析

第二階段 SOC


1.架構(gòu)及設(shè)計(jì)流程
2.CPU核
1)指令
2)中斷和異常
3)數(shù)據(jù)緩沖和指令緩沖
4)內(nèi)部數(shù)據(jù)ram和指令RAM
3.AMBA總線
4.外設(shè)
1)SRAM
2)DRAM
3)IO
4)DMA

5.項(xiàng)目實(shí)戰(zhàn)
設(shè)計(jì)ARM

曙海教育實(shí)驗(yàn)設(shè)備
fpga培訓(xùn)實(shí)驗(yàn)板
fpga培訓(xùn)實(shí)驗(yàn)
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曙海培訓(xùn)實(shí)驗(yàn)設(shè)備
fpga培訓(xùn)班
 
本課程部分實(shí)驗(yàn)室實(shí)景
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實(shí)驗(yàn)室
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