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 曙海--工程師的項目導(dǎo)師。

曙海講師體系和課程體系歷經(jīng)多年升級，形成了以項目實戰(zhàn)經(jīng)驗豐富的工程師為基礎(chǔ)，產(chǎn)學(xué)研相結(jié)合的體系，曙海的學(xué)員大部分來自外資企業(yè)、上市公司的，研究所的工程師或高校老師，很多學(xué)員都參加工作很多年了，這對曙海的講師形成很高的要求，曙海的講師隊伍名校博士、碩士學(xué)歷的工程師占絕大多數(shù)，他們大部分為上海貝爾，TI德州儀器，華為，中科院，中興，Xilinx,Intel英特爾,NI公司，Cadence公司,Synopsys，IBM，Altera，Oracle，synopsys，微軟，飛思卡爾等大型公司高級工程師，項目經(jīng)理，技術(shù)支持專家，他們有著深厚的專業(yè)技能和技術(shù)素養(yǎng)，豐富的項目實戰(zhàn)經(jīng)驗，基本上都有十多年實際項目經(jīng)驗，開發(fā)過多個大型項目。

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曙海招聘啟示
  　　　　　　　　　　 　集成電路（IC）版圖設(shè)計工程師培訓(xùn)班
   課程目標
        IC設(shè)計培訓(xùn)課程可以讓學(xué)員深入了解復(fù)雜芯片的基本模塊建立，把握時序的計算及其調(diào)整， 掌握DFT的概念和重要性及其實際應(yīng)用，了解后端的芯片流片過程以及影響芯片性能的各種因數(shù)，掌握如何提高整個芯片設(shè)計的成功率和高性能，能夠獨立完成各個流程的設(shè)計，并大幅度提高個人在IC設(shè)計各個環(huán)節(jié)中的設(shè)計能力。

主要內(nèi)容：
集成電路設(shè)計流程及IC版圖設(shè)計
總體設(shè)計及布局規(guī)劃
各種電路的版圖實現(xiàn)及驗證
版圖設(shè)計中各種技術(shù)考量

實驗課內(nèi)容：
完成一個SRAM的全部版圖設(shè)計
  培養(yǎng)對象
        專注于IC設(shè)計領(lǐng)域的人和希望了解整個IC設(shè)計流程的工程師，即將介入IC 設(shè)計領(lǐng)域的畢業(yè)生，即將轉(zhuǎn)為從事半導(dǎo)體工作的人員,已經(jīng)從事IC設(shè)計，如概念工程師，設(shè)計工程師，布線工程師，測試工程師,應(yīng)用工程師，IC芯片設(shè)計項目經(jīng)理。
   入學(xué)要求

        學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識：
        ◆電路系統(tǒng)的基本概念。
   班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576( 微信同號)
       為了保證培訓(xùn)效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限20人，多余人員安排到下一期進行。
   上課時間和地點
上課地點：【上海】：同濟大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
近開課時間(周末班/連續(xù)班/晚班）：集成電路版圖設(shè)計初級班：2026年1月26日..課程再次升級....學(xué)用相長,注重實踐....以質(zhì)量求發(fā)展....合作共贏....實用實戰(zhàn).....直播、現(xiàn)場培訓(xùn)皆可....用心服務(wù)......即將開課，歡迎垂詢.......
   實驗設(shè)備
　    ☆資深工程師授課

        
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        專注高端培訓(xùn)17年，曙海提供的課程得到本行業(yè)的廣泛認可，學(xué)員的能力
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       ◆在讀學(xué)生憑學(xué)生證，可優(yōu)惠500元。
   質(zhì)量保障

        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
        2、課程完成后,授課老師留給學(xué)員手機和Email,保障培訓(xùn)效果,免費提供半年的技術(shù)支持。
        3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機會。
  　　　　　 集成電路（IC）版圖設(shè)計培訓(xùn)班
  課程進度安排
課程大綱

第一階段

 

課程進度安排  
時間 課程大綱  
第一階段  
學(xué)習(xí)目標 掌握Linux基本操作，vi編輯器的使用，virtuoso軟件的操作。  
  1 Linux的用戶界面及工作站的登陸。
1.1 Linux概述
1.2 Linux系統(tǒng)訪問
1.3 Linux的圖形用戶界面
1.4 Linux的文件和目錄
1.5 文本編輯器Vi
實驗：登陸工作站，訪問相關(guān)目錄和文件，編輯文件。
  
  2 virtuoso軟件的啟動
2.1 virtuoso軟件的配置文件cds.lib
2.2 icfb的啟動：icfb
2.3 版圖建庫的文件display.drf
實驗:編輯 cds.lib文件。
啟動icfb,建立一個layout 庫，刪除一個庫。
3 virtuoso軟件的操作
3.1 快捷的默認設(shè)置。
3.2 快捷的個人設(shè)置，怎么修改快捷鍵。
3.3 Grid的設(shè)置----0.005u
3.4 繪制Path、Rectangle
實驗:編輯.cdsinit 文件。
使用快捷鍵繪制Path、Rectangle，切除、添加部分圖形。
  
 

4.
4.1 IC設(shè)計流程及
4.2IC版圖設(shè)計的作用
4.3平面半導(dǎo)體工藝和術(shù)語
4.4CMOS基本工藝過程
4.5NMOS/PMOS/NPN/PNP 及其版圖實現(xiàn)
4.6反相器的版圖實現(xiàn)
4.7版圖設(shè)計環(huán)境及工具的使用
4.8版圖編輯的快捷鍵
第二階段  
學(xué)習(xí)目標 了解IC版圖的基本概念，半導(dǎo)體的工藝流程，學(xué)會做版圖的基本器件。  
  5 半導(dǎo)體基礎(chǔ)理論、集成電路制造工藝
5.1 PN結(jié)
5.2 PN結(jié)二極管
5.3 MOS場效應(yīng)晶體管
5.4 集成電路中的器件結(jié)構(gòu)
5.5 外延生長
5.6 掩膜制版工藝
5.7 光刻
5.8 熱氧化
5.9 摻雜工藝（熱擴散、離子注入）
5.10 刻蝕
5.11 化學(xué)氣相淀積
5.12 鍍膜
6 集成電路設(shè)計概述
6.1 集成電路設(shè)計流程和設(shè)計工具
6.2 國內(nèi)外集成電路技術(shù)發(fā)展概況
6.3 國內(nèi)外主要集成電路晶圓代工廠(Foundry)介紹
  
  6 半導(dǎo)體器件原理及版圖設(shè)計
6.1 Design Rule的基本概念及內(nèi)容。
6.2 MOS管的版圖設(shè)計及剖面圖。
6.3 反相器（invter）的結(jié)構(gòu)及版圖設(shè)計
6.4 電阻的種類（well\poly\diff\mos）及版圖設(shè)計
6.5 電容的種類（mim\mom\mos）及版圖的設(shè)計
6.6 二極管及三極管的原理及版圖設(shè)計
實驗：做一個mos管，做所有的電阻和電容器件，做一個二極管及三極管。做一個invter，且把幾個invter串起來組成一個小電路。
  
  7.1并聯(lián)晶體管的版圖實現(xiàn)
7.2串聯(lián)晶體管的版圖實現(xiàn)
7.3棍棒圖
7.4二輸入與非門和或非門的版圖實現(xiàn)
7.5設(shè)計規(guī)則的介紹
7.6高驅(qū)動門及其版圖: 多指
第三階段  
學(xué)習(xí)目標 學(xué)會DRC和LVS。  
     
 

8.設(shè)計一個NAND芯片版圖
9 DRC的概念及檢查DRC的軟件。
9.1 DRC的概念，基于Design Rule的check.
9.2DRC的配置及操作。
9.3 DRC的介紹。
9.4 DRC Results 的讀取及修改ERROR。
10 LVS的概念及檢查LVS的
10.1 LVS的概念，Netlist的手工提取和自動提取。
10.2 Calibre LVS的配置及操作。
10.3 LVS Command file (runset)的介紹
10.4 LVS Report 的讀取及修改ERROR。
實驗：
1、INV芯片的LVS驗證及修改
2、Control芯片的LVS驗證及修改

  
  11.1較大晶體管的串聯(lián)版圖設(shè)計
11.2復(fù)雜邏輯電路版圖設(shè)計舉例
11.3如何進行設(shè)計規(guī)則的檢查（DRC）
11.4版圖與邏輯設(shè)計一致性驗證（LVS）
11.5層次化結(jié)構(gòu)
11.6總體設(shè)計
11.7實驗課題的布局規(guī)劃
第四階段  
學(xué)習(xí)目標 掌握做一個OPAMP的版圖設(shè)計及LVS DRC的Check。  
  12 IC layout模擬模塊設(shè)計
12.1 OPAMP的原理及版圖設(shè)計
12.2 交差對稱的概念及版圖設(shè)計（很重要）
12.3 Dummy的概念、原理及如何添加dummy
實驗：做交差對稱，注意dummy.
  
  12.4 屏蔽線（Shielding line）的作用及做法。
12.5 其它對稱的概念及版圖設(shè)計
12.6 不同器件特性相對版圖布局的關(guān)系
12.7 關(guān)鍵線的連接
12.8 電源和地線的連接
12.9 LVS DRC check
實 驗：完成OP版圖，及LVS DRC的check。
  
 
第五階段
學(xué)習(xí)目標 掌握大型Chip 的概念及布局，完成一個chip。
  13 Chip 的概念及布局
13.1 PAD的概念和做法
13.2 Under PAD的器件做法及對PAD的要求。
13.3 ESD器件和PAD及內(nèi)部模塊的連接
13.4 電源和地線間的ESD放電通路，Power clamp的版圖設(shè)計。
13.5 當對任意PAD打ESD時的放電通路。
13.6 ESD器件和內(nèi)部的隔離
13.7 Guardring的概念和做法。
  14.1.電源總線及信號總線
14.2 版圖中非懸空輸入
14.3 ESD電路
14.4 IC 功耗
14.5 CMOS工藝介紹
14.6 模擬電路及其版圖設(shè)計
  實驗：
1 做一個PAD。
2 完成一個完整的chip

 
曙海教育實驗設(shè)備
fpga培訓(xùn)實驗板
fpga培訓(xùn)實驗
fpga圖像處理
曙海培訓(xùn)實驗設(shè)備
fpga培訓(xùn)班
 
本課程部分實驗室實景
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.(2014年7月11)........................................................................................
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