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FPGA性能設計培訓

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        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
        3、培訓合格學員可享受免費推薦就業機會。

課程對象
對 FPGA 設計優化感興趣、具備 HDL 中級知識和擁有 Xilinx ISE? 軟件工具使用經驗的 FPGA 設計者。

課程概要
1
回顧 FPGA 設計基礎
利用 FPGA 資源進行設計
內核生成器（CORE Generator）軟件系統
基本 FPGA 時鐘資源
Virtex-6 和 Spartan-6 FPGA 時鐘資源
實驗1：利用 FPGA 資源進行設計
FPGA 設計技術
綜合技術
實驗2：綜合技術
2
實現時序收斂
實驗3：回顧全局時序約束
特定通路時序約束，第1部分
特定通路時序約束，第2部分
實驗4：實現時序收斂
高級實現選項
實驗5：性能設計
實驗6：FPGA Editor 演示（可選）
ChipScope Pro 軟件（可選）
實驗7：ChipScope Pro 軟件（可選）