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           Cadence Silicon Ensemble自動布局布線與VCS仿真
  培養對象
  1.理工科背景,有志于數字集成電路設計工作的學生和轉行人員;
  2.需要充電,提升技術水平和熟悉設計流程的在職人員;
  3.集成電路設計企業的員工內訓。
   入學要求

        學員學習本課程應具備下列基礎知識:
        ◆電路系統的基本概念。

   班級規模及環境--熱線:4008699035 手機:15921673576/13918613812( 微信同號)
       堅持小班授課,為保證培訓效果,增加互動環節,每期人數限3到5人。
   上課時間和地點
上課地點:【上海】:同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協同大廈
近開課時間(周末班/連續班/晚班):
Cadence 自動布局 :2026年1月26日..課程再次升級....學用相長,注重實踐....以質量求發展....合作共贏....實用實戰.....直播、現場培訓皆可....用心服務..........--即將開課--...............................(歡迎您垂詢,視教育質量為生命!)
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   質量保障

        1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
        3、培訓合格學員可享受免費推薦就業機會。

        Cadence Silicon Ensemble自動布局布線與VCS仿真

第一階段

Cadence Silicon Ensemble自動布局布線

Cadence Silicon Ensemble是業界優秀的布局布線工具之一,不但布通率極高,而且大大降低了布線時間,提高了工作效率。本次培訓的課程將提供您如何使用Silicon Ensemble Place and Route工具完成標準單元的布局布線。它包括在設計流程中庫單元的開發、調節系統參數及結果分析。

  ● 您可以學到:
生成用于布局布線的abstracts
 建立設計布局規劃
 在布局時放置單元和塊
 時序分析
 產生時鐘樹
 電源總線布線
 信號線布線
 寄生參數提取

  ● 適合的聽眾:具有一定的IC設計后端知識,熟悉UNIX操作系統。

  ● 課程安排
第一部分 :
Concepts and overview
Graphics interface setup
Netlist formats and data input
第二部分 :
Floorplanning and placement
Power routing
Global routing
第三部分:
Detailed signal routing
ECO function
Batch jobs

第二階段

Synopsys Verification with VCS 設計仿真驗證

● 簡介
  
VCS(verilog coding styles)是業界優秀的仿真驗證工具之一,邏輯仿真主要針對門級以上(主要是RTL---傳輸門級)的邏輯設計,邏輯仿真器根據Verilog或VHDL的文本描述來建立設計模型,在一定的激勵輸入下觀測輸出波形,以驗證設計的邏輯正確性。通過本課程的學習,您將掌握用VCS驗證verilog設計的基本功能和調試技術,我們采用講課和課程試驗相結合的授課方式,課程試驗包括RTL(register transfer level)和門級驗證。

● 您將學到:
    ◎ 用
VCS模擬verilog設計
    ◎ 用
VCS調試verilog設計
    ◎ 運行快速
RTL-level回歸測試
    ◎ 運行快速
gate-level回歸測試

● 課程安排

第一部分 Debugging using VCS

  1. VCS Simulation Basics
  2. VCS Debugging Basics
  3. Interactive Debugging Basics
  4. Post-Processing with VirSim

第二部分 Fast Verification with VCS

  1. Debugging Simulation Mismatches
  2. Using PLI Routines with VCS
  3. Fast RTL Level Verification
  4. Fast Gate Level Verification
  5. AppendixVCS/VCM
 
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