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課程簡介

????本課程將會采用一個實際的模擬電路，該電路是一塊完整的網卡芯片中的一個6位的模數轉換器中的采樣保持電路，我們將使用該模擬電路塊，讓參與人員有機會在Cadence的Virtuoso定制電路設計平臺上，完整地經歷從原理圖輸入、器件電學參數設置、電路模擬仿真、版圖的生成、DRC/LVS等物理規則檢查、寄生參數提取、后版圖仿真及反標、以及電壓降和電遷徙的可靠性檢查，Cadence已經為所有的設計步驟準備好了正確而完整的數據，參加培訓的工程師可以將其作為模版而完成自主的設計，首先，所有參與培訓的工程師需要在4天的時間內，在Cadence講師的輔助下，基于Cadence的工具平臺，利用Cadence提供的數據，完成從設計前端到后端的所有工作，然后工程師在參照參考設計的前提先，自行完成該電路從前到后的所有設計，從而熟悉整個模擬集成電路設計的步驟和流程；

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課程說明：

????該課程是一個以參加培訓人員自己動手為主的實習課程，不是Cadence的工具培訓，而是基于設計方法學的一個設計實例課程，Cadence工具的詳細的使用方法不會被設計，所有工具的使用都是為了保證設計課程的順利完成，不能代替Cadence的工具培訓。

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涉及的工具列表：

Virtuoso Schematic Editor

Analog Design Environment

Virtuoso Specification Driven Envrionment

Virtuoso Hierarchy Editor

Virtuoso Spectre simulator

UltraSim simulator

Virtuoso-XL layout Editor

Assura DRC/LVS

Assura RCX

Virtuoso Analog VoltageStorm Option

Virtuoso Analog EletronicStorm Option

• 正向設計如何在系統層面上基于全芯片的指標驗證
• 對用Verilog描述的數字模塊和VerilogA或者晶體管描述的模擬模塊進行混合仿真
• 在模塊沒有進行版圖實現時的頂層寄生效應的仿真

• 呈現模擬集成電路模塊設計的完整流程
• 原理圖的輸入、Spectre仿真、設計冗余分析、連接驅動版圖實現
• DRC/LVS物理驗證、寄生參數提取
• 后版圖仿真和對比、行為級查表模型的自動生成

• 實現在基于全芯片面積約束下的布局和布線
• 在頂層布局下向模擬模塊和數字模塊傳遞模塊形狀和Pin的位置信息
• 自動實現數字和模擬模塊之間的連接
• 在頂層實現層次化的DRC/LVS物理驗證和寄生參數提取
• 簡單的數字電路布局布線